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ST: Perl Package for Simulation and Test使用法
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ST: Perl Package for Simulation and Test使用法
Kazutoshi Kobayashi (kobayasi at kit.ac.jp)
目次
はじめに
ファイルの入手とインストール
配布先
実行環境
Cygwin/MinGWへのmake, perlのインストール
STのインストール
UNIXのrootでのインストール, CYGWINでのインストール
一般ユーザーでのインストール
実行方法
実行時オプション
記述例
チュートリアル
組み合わせ論理回路の例
回路の仕様
STファイルの作成
テストベンチ全体
ファイルの先頭部分
ピンの指定
周期等の指定
周期内の波形記述
ベクタ記述順序の指定
テストベクタの記述
Verilogテストベンチの作成
Verilogシミュレーションの実行
HDLでのシミュレーション
ネットリストでのシミュレーション
SDFを使ったシミュレーション
HSPICEでのシミュレーション
ALUのSPICEネットリスト
SPICE用記述
HSPICE用テストベンチの生成
HSPICEの実行
finesimでのシミュレーション
STの便利なところ
順序回路による例
Verilog記述の用意
Verilog記述からのST記述自動生成
テストベクタの作成
HSPICEによるシミュレーションの実行
シミュレーション/波形表示の方法
シミュレーションの方法
SPICE/HSPICE/finesim/ELDOの場合
Verilogの場合
波形表示の方法
hspice
verilog
測定器，FPGAボード，LSIテスタへの対応
Advantest社EVA100での利用法
複数チップ同時測定への対応
制限事項
作成されるシーケンス
MU300EM(em300)での利用法
Hilevel社Griffinでの利用法
使用時に必須の設定
波形ファイル名の指定
複数チップ同時測定への対応
Altera FPGAへの対応
サブルーチン別マニュアル
ピン, 波形設定サブルーチン
targetサブルーチン
pinサブルーチン
オプション
timingサブルーチン
例
waveformサブルーチン
例
clockサブルーチン
pinorderサブルーチン
channelサブルーチン
例
packagefileサブルーチン
例
channelfileサブルーチン
例
入力ベクタ, 期待値記述サブルーチン
beginvectorサブルーチン
vectorサブルーチン
svectorサブルーチン
stimulusサブルーチン
endvectorサブルーチン
loopサブルーチン
トランジスタレベルシミュレーション用サブルーチン
slopeサブルーチン
例
levelサブルーチン
sourceサブルーチン
オプション
source_vdecサブルーチン
probeサブルーチン
論理シミュレーション用サブルーチン
moduleサブルーチン
verilog_logfileサブルーチン
vcdサブルーチン
例
shmサブルーチン
例
sdfサブルーチン
コメント, 制御文挿入
commentサブルーチン
simprintfサブルーチン
その他サブルーチン
spice_vector_formatサブルーチン
hspice_wave_formatサブルーチン
VDECチップ用一括設定
vdec_chipサブルーチン
multipleサブルーチン
マルチサイトテストのための準備
mmsboardname=
期待値比較
Verilogでの期待値比較
HSPICE/finesimでの期待値比較
eldoでの期待値比較
既存のテストベンチからSTへのフィードバック
利用方法
注意点
ASCII形式への出力
dumpfileサブルーチン
dump_pinorderサブルーチン
バイナリ形式への変換
その他
内部変数を使った制御
既存のVerilog moduleからのSTテンプレートの生成
sdcへの対応
制限
想定している設計フロー
信号値
信号のビット幅
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