すでに存在するVerilogテストベンチに, STのテストベクタを出力するコマンドを埋め込んで出力されたベクタをSTにかけることで,既存のテストベンチからST側に情報をフィードバックすることができる.
利用するには, vectorサブルーチンを除いたSTの記述(beginvector, endvectorサブルーチンの間に何も書かなくて良い)を作成し,ターゲットとして, v2stを指定して,一度STを実行する.すると,既存のテストベンチに埋め込むためのVerilogファイルが出力される.
./test.st -t v2st > inc.v
ここで得られたinc.vを既存のテストベンチに下記のように挿入して, Verilogシミュレーションを実行する.
// module, endmodule間に挿入する `include 'inc.v'
すると, st.outというファイルが得られる.これは, vectorサブルーチンが並んだファイルであるので,これを元のSTファイルのbeginvector, endvectorサブルーチン間に挿入する.
1サイクル中のwaveformで指定した点で,入出力ピンの値を得る.したがって,波形を確実に得られる点を指定すること. waveformでの指定は入力ピンは, dnrz,出力ピンはedgeで行い. 1サイクル中にただひとつの%を指定すること.得られたst.outを挿入する側のSTファイルのwaveformは,正しい波形,ストローブ点を指定すること.