STは,シミュレーションならびにテスタのテストベクタを簡単に記述するためのperlパッケージです. STパッケージにはシミュレーション用の入力ベクタを作成するためのサブルーチンが定義されています.このサブルーチンを用いて,汎用的なテストベンチを記述することができます.記述したテストベンチは, SPICEやVerilog等のテストベクタに変換することができます.
現在のところ,シミュレータとして, Spice互換シミュレータ(spice, hspice, finesim, eldo), Verilog互換シミュレータ,テスタとして,ヴェリジー社(旧HP,アジレント)の83000, Hilevel社のGriffin,アドバンテスト社のeva100に対応しています.ベータ対応ではありますが, Synopsys社のvirsim(VHDLシミュレータ), SystemCにも対応しています.また,論理合成,配置配線ツールの合成制約を規程するsdcにも対応しています.
Perlのパッケージですので,シンタックスはPerlと全く同じです. Verilog, hspice等のシミュレータでは,シミュレーションを実行することで,期待値とシミュレーションの出力との比較を行うことができます.