小林和淑発表論文一覧 (2009年3月まで)

2009年4月以降は, こちらを御覧下さい.

目次

英文論文

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Micro/nanoimprinting of Glass under High Temperature Using a CVD Diamond MoldM. Komori, H. Uchiyama, H. Takebe, T. Kusuura, K. Kobayashi, K. Kuwahara, and T. TsuchiyaJournal of Micromechanics and Microengineering, 065013, 2008/05
A 90nm 48x48 LUT-Based FPGA Enhancing Speed and Yield Utilizing Within-Die Delay VariationsK. Kobayashi, K. Katsuki, M. Kotani, Y. Sugihara, Y. Kume, and H. OnoderaIEICE Trans. on Electronics, vol.E90-C, no. 10, pp. 1919-1926, 2007/10
A 90 nm LUT Array for Speed and Yield Enhancement by Utilizing Within-Die Delay VariationsK. Katsuki, M. Kotani, K. Kobayashi, and H. OnoderaIEICE Trans. on Electronics, vol.E90-C, no. 4, pp. 699-707, 2007/04
A Leakage Reduction Scheme for Sleep Transistors with Decoupling Capacitors in the Deep Submicron EraK. Kobayashi, A. Higuchi, and H. OnoderaIEICE Trans. on Electronics, vol.E89-C, no. 6, pp. 838-843, 2006/06
Alternative Self-Shielding for High-Speed and Reliable On-Chip Global InterconnectY. Yuyama, A. Tsuchiya, K. Kobayashi, and H. OnoderaIEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E89-C, no. 3, pp. 327-333, 2006/03
A resource-Shared VLIW Processor for Low-power On-Chip Multiprocessing in the Nanometer Era,pdfK. Kobayashi, M. Aramoto, and H. OnoderaIEICE Trans. on Electronics, vol.E88-C, no. 4, pp. 552-558, 2005/04
Instruction-Level Power Estimation Method by Considering Hamming Distance of RegistersA. Higuchi, K. Kobayashi, and H. OnoderaIEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E87-A, no. 4, pp. 823-829, 2004/04
A Comprehensive Simulation and Test Environment for Prototype VLSI VerificationK. Kobayashi, and H. OnoderaIEICE Trans. on Inf. & Syst., vol.E87-D, no. 3, pp. 630-636, 2004/03
An Efficient Motion Estimation Algorithm Using a Gyro SensorK. Kobayashi, R. Nakanishi, and H. OnoderaIEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E87-A, no. 3, pp. 530-538, 2004/03
A Low-Power High-Performance Vector-Pipeline DSP for Low-Rate VideophonesK. Kobayashi, M. Eguchi, T. Iwahashi, T. Shibayama, S. Li, K. Takai, and H. OnoderaIEICE Trans. on Electronics, vol.E84-C, no. 2, pp. 193-201, 2001/02
Physical Insights on Imprint and Application to Functional Memory with Ferroelectric MaterialsY. Fujii, D. Nagasawa, H. Nozawa, K. Kobayashi, and K. TamaruInternational Journal on Integrated Ferroelectrics, vol.33, no. 1-4, pp. 261-270, 2001/01
Architecture and Performance Evaluation of a New Functional Memory: Functioal Memory for AdditionK. Kobayashi, M. Yamaoka, Y. Kobayashi, H. Onodera, and K. TamaruIEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E83-A, no. 12, pp. 2400-2408, 2000/12
A Real-Time Low-Rate Video Compression Algorithm Using Multi-Stage Hierarchical Vector QuantizationK. Kobayashi, K. Terada, H. Onodera, and K. TamaruIEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E82-A, no. 2, pp. 215-222, 1999/02
Memory Based Architecture and its Implementation Scheme Named Bit-Parallel Block-Parallel Functional Memory Type Parallel Processor BPBP FMPPK. Tamaru, K. Kobayashi, and H. OnoderaComputers and Electrical Engineering, vol.24, pp. 17-31, 1998/06
An LSI for Low Bit-Rate Image Compression Using Vector QuantizationK. Kobayashi, N. Nakamura, K. Terada, H. Onodera, and K. TamaruIEICE Trans. on Electronics, vol.Vol.E81-C, no. No.5, pp. 718-724, 1998/05
A memory-based parallel processor for vector quantization: FMPP-VQ.K. Kobayashi, M. Kinoshita, M. Takeuchi, H. Onodera, and K. TamaruIEICE Trans. on Electronics, vol.E80-C, no. 7, pp. 970--975, 1997/07
A bit-parallel block-parallel functional memory type parallel processor architectureK. Kobayashi, K. Tamaru, H. Yasuura, and H. OnoderaIEICE Trans. on Electronics, vol.E76-C, no. 7, pp. 1151-1158, 1993/07

和文論文

タイトル著者会議/出版物名
機能特化型プロセッサアレーによるSoCアーキテクチャの提案湯山洋一, 荒本雅夫, 高井幸輔, 小林和淑, 小野寺秀俊電子情報通信学会論文誌エレクトロニクス分冊, vol.J86-C, no. 8, pp. 790-798, 2003/08
P2Lib: スタンダードセルライブラリ自動生成システム小野寺秀俊, 平田昭夫, 北村晃男, 小林和淑, 田丸啓吉情報処理学会論文誌, vol.40, no. 4, pp. 1660-1669, 1999/04

国際会議/国内会議(招待講演)

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Best Ways to Use Billions of Devices on a Chip - Error Predictive, Defect Tolerant and Error Recovery DesignsK. Kobayashi, and H. OnoderaAsia and South Pacific Design Automation Conference, pp. 811-812, 2008/01

国際会議(査読あり)

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Effect of Regularity-Enhanced Layout on Printability and Circuit Performance of Standard Cells ,pdfH. Sunagawa, H. Terada, A. Tsuchiya, K. Kobayashi, and H. OnoderaInternational Symposium on Quality Electronic Design, pp. 195-200, 2009/03
A Stage-Level Recovery Scheme in Scalable Pipeline Modules for High DependabilityJ. Yao, H. Shimada, and K. KobayashiInternational Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 2009/03
Soft-error Resiliency Evaluation on Delayed Multiple-modular Flip-FlopsJ. Furuta, Y. Moritani, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 352-357, 2009/03
Embedded Delay Detectors to Choose the Fastest Route in FPGAs for Variation-aware ReconfigurationY. Kume, Y. Sugihara, N. Lai Cam, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 81, 2009/03
A Ring-Oscillator Array Circuit for Measurement and Modeling of Gate Delay VariabilityH. Terada, A. Tsuchiya, and K. KobayashiWorkshop on Test Structure Design for Variability Characterization, 2008/11
A Variation-aware Constant-Order Optimization Scheme Utilizing Delay Detectors to Search for Fastest Paths on FPGAsK. Kobayashi, Y. Kume, N. Lai Cam, Y. Sugihara, and H. OnoderaInternational Conference on Field Programmable Logic and Applications, pp. 107-112, 2008/09
Performance Optimization by Track Swapping on Critical Paths Utilizing Random Variations for FPGAsY. Sugihara, Y. Kume, K. Kobayashi, and H. OnoderaInternational Conference on Field Programmable Logic and Applications, pp. 503-506, 2008/09
Speed and Yield Enhancement by Track Swapping on Critical Paths Utilizing Random Variations for FPGAsY. Sugihara, Y. Kume, K. Kobayashi, and H. OnoderaInternational Symposium on Field-Programmable Gate Arrays , pp. 257-258, 2008/02
Estimation of Yield Enhancement by Critical Path Reconfiguration Utilizing Random Variations on Deep-submicron FPGAsY. Sugihara, Y. Kume, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 183, 2007/10
A 90nm 8x16 FPGA Enhancing Speed and Yield Utilizing Within-Die VariationsY. Sugihara, M. Kotani, K. Katsuki, K. Kobayashi, and H. OnoderaAsia and South Pacific Design Automation Conference, pp. 122-123, 2007/01
A 90nm 8x16 LUT-based FPGA Enhancing Speed and Yield Utilizing Within-Die VariationsM. Kotani, K. Katsuki, K. Kobayashi, and H. OnoderaEuropean Solid-State Circuits Conference, pp. 110-113, 2006/09
A Yield and Speed Enhancement Technique Using Reconfigurable Devices against Within-Die Variations on the Nanometer RegimeK. Kobayashi, M. Kotani, K. Katsuki, Y. Takatsukasa, Y. Ogata, Y. Sugihara, and H. OnoderaInternational Conference on Field Programmable Logic and Applications, pp. 761-764, 2006/08
Deterministic/Probablistic Noise and Bit Error Rate Modeling on On-chip Global InterconnectY. Yuyama, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 214-218, 2006/04
Extracting a Random Component of Variation from Measurement Results of a 90 nm LUT ArrayK. Katsuki, M. Kotani, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 197-200, 2006/04
Measurement Results of Within-Die Variability on a 90nm LUT Array for Speed and Yield Enhancement of Reconfigurable DevicesK. Katsuki, M. Kotani, K. Kobayashi, and H. OnoderaAsia and South Pacific Design Automation Conference, pp. 110-111, 2006/01
A Yield and Speed Enhancement Scheme under Within-die Variations on 90nm LUT ArrayK. Katsuki, M. Kotani, K. Kobayashi, and H. OnoderaCustom Integrated Circuit Conference, pp. 601-604, 2005/09
A Resource-shared VLIW Processor Architecture for Area-efficient On-chip MultiprocessingK. Kobayashi, M. Aramoto, Y. Yuyama, A. Higuchi, and H. OnoderaAsia and South Pacific Design Automation Conference, pp. 619-622, 2005/01
An Analytical Power Model for Synthesized Register Files Considering address DependenciesA. Higuchi, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 41-46, 2004/10
Dynamic Voltage and Frequency Scaling Techniques for Heterogeneous Multi-Processor Architecture in Future Nanometer TechnologiesY. Takatsukasa, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 477-482, 2004/10
RTL/ISS Co-Modeling Methodology for Embedded Processor Using SystemCY. Yuyama, M. Aramoto, K. Kobayashi, and H. OnoderaInternational Symposium on Circuits and Systems, vol.V, pp. 305-308, 2004/05
An SoC Architecture and its Design Methodology using Unifunctional Heterogeneous Processor ArrayY. Yuyama, M. Aramoto, K. Kobayashi, and H. OnoderaAsia and South Pacific Design Automation Conference, pp. 737-742, 2004/01
Heterogeneous Processor Architecture and Its Design Methodology to Shorten the Design Period of Embedded SoCsY. Yuyama, M. Aramoto, K. Takai, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 351-356, 2003/04
Measurement Results of On-chip IR-dropK. Kobayashi, J. Yamaguchi, and H. OnoderaCustom Integrated Circuit Conference, pp. 521-524, 2002/05
Hardware and Software Codesign with Using SystemC and BachY. Yuyama, K. Takai, K. Kobayashi, and H. OnoderaDATE Designers' Forum, pp. 30-34, 2002/03
ST: Perl Package for Simulation and Test EnvironmentK. Kobayashi, and H. OnoderaInternational Symposium on Circuits and Systems, vol.V, pp. 89-92, 2001/05
A Vector-Pipeline DSP for Low-Rate VideophonesK. Kobayashi, M. Eguchi, T. Iwahashi, T. Shibayama, S. Li, K. Takai, and H. OnoderaAsia and South Pacific Design Automation Conference, pp. 1-2, 2001/01
Vector Quantization Processor for Mobile Video CommunicationT. Iwahashi, T. Shibayama, M. Hashimoto, K. Kobayashi, and H. Onodera SOC/ASIC Conference, pp. 75-79, 2000/09
Physical Insights on Imprint and Application to Functional Memory with Ferroelectric Materials.Y. Fujii, D. Nagasawa, H. Nozawa, K. Kobayashi, and K. TamaruInternational Symposium on Integrated Ferroelectrics, pp. 274-275, 2000/03
Real Time Low Bit-Rate Video Coding Algorithm Using Multi-Stage Hierarchical Vector QuantizationK. Terada, M. Takeuchi, K. Kobayashi, H. Onodera, and K. TamaruInternational Conference on Acoustics, Speech, and Signal Processing, pp. 2673-2676, 1998/05
A Functional Memory Type Parallel Processor for Vector QuantizationK. Kobayashi, M. Kinoshita, M. Takeuchi, H. Onodera, and K. TamaruAsia and South Pacific Design Automation Conference, pp. 665-666, 1997/01
Memory-based Parallel Processor for Vector QuantizationK. Kobayashi, M. Kinoshita, M. Takeuchi, H. Onodera, and K. TamaruEuropean Solid-State Circuits Conference, pp. 184-187, 1996/09
A Bit-parallel Block-parallel Functional Memory Type Parallel Processor LSI for Fast Addition and MultiplicationK. Kobayashi, H. Onodera, and K. TamaruVLSI Circuit Symposium, pp. 61-62, 1995/06

雑誌記事

タイトル著者会議/出版物名
SystemC言語入門 初めてでも使えるSystemC文法ガイド[URL]湯山洋一, 小林和淑Design Wave Magazine, 56, pp. 88-94, 2002/07

国内会議(査読あり)

タイトル著者会議/出版物名
SETパルスによる誤動作を防止する遅延挿入フリップフロップのソフトエラー耐性の検討小林和淑, 森谷祐介, 小野寺秀俊DAシンポジウム, pp. 181-186, 2008/08
レイアウト規則性が回路性能とばらつきに及ぼす影響の評価砂川洋輝, 寺田晴彦, 土谷亮, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 67-72, 2008/08
リングオシレータアレイによるゲート遅延ばらつきの評価とモデル化寺田晴彦, 土谷亮, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 199-204, 2008/08
A Scalable Pipeline Design for Modularizing High Dependable Framework via Spatial Redundancy 姚駿, 嶋田創, 小林和淑DAシンポジウム, pp. 169-174, 2008/08
配線自由度によるばらつきを利用したFPGAの速度向上杉原有理, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 139-144, 2007/08
チップ内ばらつきを考慮したFPGA内配線モデルの検討杉原有理, 高務祐哲, 小林和淑, 小野寺秀俊回路とシステムワークショップ, pp. 547-552, 2006/04
交互自己シールド方式を用いたオンチップグローバル配線の通信信頼性向上手法の検討湯山洋一, 土谷亮, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 145-150, 2005/08
機能モジュール方式によるFPGAボードを用いたラピットプロトタイピング小谷学, 高務祐哲, 湯山洋一, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 205-208, 2004/07
カメラの動きを使った動き予測のMPEG-4への適用岡村怜王奈, 小林和淑, 小野寺秀俊回路とシステムワークショップ, pp. 481-485, 2004/04
SystemCによる組み込みプロセッサのRTL記述とそのISSへの適用湯山洋一, 荒本雅夫, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 301-306, 2003/07
命令レベルにおけるレジスタの変化ビット幅を考慮した組み込みプロセッサ向け消費電力見積り手法樋口昭彦, 小林和淑, 小野寺秀俊回路とシステムワークショップ, pp. 453-458, 2003/04
MPEG-4エンコーダのシステムレベル設計荒本雅夫, 湯山洋一, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 31-36, 2002/07
カメラの動きを用いた動き補償の検討中西龍太, 小林和淑, 小野寺秀俊回路とシステムワークショップ, pp. 525-530, 2001/04
SystemCを用いたハードウェア・ソフトウェア協調設計湯山洋一, 高井幸輔, 小林和淑, 小野寺秀俊回路とシステムワークショップ, pp. 399-404, 2001/04
ベクトル量子化を用いた実時間動画像圧縮システム岩橋卓也, 柴山武英, 李翔, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 155-160, 2000/07
機能メモリ型並列プロセッサによる階層型ベクトル量子化を用いた低ビットレート動画像圧縮システム寺田晴彦, 武内昌弘, 小林和淑, 田丸啓吉回路とシステムワークショップ, pp. 445-450, 1998/04
ベクトル量子化用機能メモリ型並列プロセッサFMPP-VQ64の設計小林和淑, 中村典嗣, 山岡雅直, 小野寺秀俊, 田丸啓吉DAシンポジウム, pp. 13-18, 1997/07
ベクトル量子化用機能メモリ型並列プロセッサFMPP-VQによる動画像の低ビットレート圧縮アルゴリズムの提案武内昌弘, 寺田晴彦, 中村典嗣, 小林和淑, 小野寺秀俊, 田丸啓吉回路とシステムワークショップ, pp. 291-296, 1997/04
ベクトル量子化用機能メモリ型並列プロセッサFMPP-VQの設計小林和淑, 木下雅善, 清水友人, 武内昌弘, 小野寺秀俊, 田丸啓吉回路とシステムワークショップ, pp. 353-358, 1996/04

国内会議(査読なし)

タイトル著者会議/出版物名
リーク電流によるNBTI特性の実測による評価牧野紘明, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, C-12-18, pp. 106, 2009/03
遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法久米洋平, 杉原有理, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), vol.VLD2007-163, pp. 41-46, 2008/03
ランダムばらつきを利用したトラック入れ替えによるFPGAの速度と歩留まり向上杉原有理, 久米洋平, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(リコンフィギャラブルシステム), vol.107, no. 340, pp. 13-18, 2007/11
チップ内ばらつきを利用して歩留まりと速度を向上させるFPGA久米洋平, 杉原有理, 香月和也, 小林和淑, 小野寺秀俊システムとLSIのワークショップ, pp. 278-280, 2007/11
卓上テスト環境によるばらつき測定の高速化久米洋平, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, pp. C-12-3, 2007/03
ダイアモンドシールドを用いたガラスマイクロ・ナノインプリントの加工法の研究小森雅晴, 内山裕陽, 武部博倫, 楠浦崇央, 前川忠彦, 小林和淑生産加工・工作機械部門講演会, pp. 29-30, 2006/11
微細プロセスを用いたFPGA設計手法小林和淑電子情報通信学会技術報告(リコンフィギャラブルシステム), vol.106, no. 2006-26), pp. 35-40, 2006/09
FPGAのチップ内ばらつきを利用した再配置による高速化の検討尾形幸亮, 小谷学, 香月和也, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(リコンフィギャラブルシステム), vol.106, no. 50(RECONF2006-14), pp. 19-24, 2006/05
90nmプロセスでのディジタル回路設計法 --makeで出来るLSI--小林和淑電子情報通信学会総合大会, pp. S-25-26, 2006/03
ばらつきを利用し補償するための再構成可能回路小谷学, 香月和也, 尾形幸亮, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD-2005-130, pp. 49-54, 2006/03
オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化湯山洋一, 小林和淑, 小野寺秀俊情報処理学会研究報告(SLDM), 2005-SLDM-122-(20), pp. 115-120, 2005/11
エネルギ最小周波数を利用したタスク再配置によるマルチプロセッサ向け消費エネルギ削減手法高務祐哲, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), vol.VLD2004-143, pp. 37-42, 2005/03
Self-Timed Cut-Off法の待ち時間動的最適化によるリーク電流削減手法樋口昭彦, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), vol.VLD2004-94, pp. 197-202, 2004/12
アクセスパターンによるレジスタファイルの高位消費電力モデル樋口昭彦, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD2004-11(2004-05), pp. 25-30, 2004/06
システムレベル言語による設計小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2004-6(2004-05), pp. 29-34, 2004/06
ソフトコアプロセッサにおけるレジスタファイルの消費電力モデル樋口昭彦, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, A-3-4, pp. 71, 2004/03
資源共有型VLIWプロセッサの性能評価荒本雅夫, 湯山洋一, 樋口昭彦, 岡澤潤香, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD-2003-115, pp. 7-12, 2004/01
処理の優先度を利用した実行ユニット共有型VLIWプロセッサアレイ荒本雅夫, 湯山洋一, 樋口昭彦, 岡澤潤香, 小林和淑, 小野寺秀俊システムとLSIのワークショップ, pp. 267-270, 2003/11
動作合成における制約条件の検討荒本雅夫, 湯山洋一, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, A-3-7, pp. 74, 2003/03
機能特化型プロセッサアレイによるSoCアーキテクチャ湯山洋一, 荒本雅夫, 高井幸輔, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), ICD2002-169, pp. 31-36, 2002/12
プロセッサと専用ハードウェアでの消費エネルギー比較樋口昭彦, 小林和淑, 小野寺秀俊情報処理学会関西支部支部大会, pp. 111-112, 2002/11
SystemCのRTL記述を用いたSH互換プロセッサの設計荒本雅夫, 湯山洋一, 高井幸輔, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(画像工学), IE2002-75, pp. 33-38, 2002/10
実チップにおけるIRドロップの測定山口潤己, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, A-3-21, pp. 100, 2002/03
SystemCを用いたMPEG-4エンコーダの設計荒本雅夫, 湯山洋一, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, A-3-9, pp. 88, 2002/03
ジャイロセンサを用いた動き補償中西龍太, 荒本雅夫, 小林和淑, 小野寺秀俊ディジタル信号処理シンポジウム, B5-4, pp. 433-438, 2001/11
ジャイロセンサを用いた動画像符号化の検討中西龍太, 荒本雅夫, 小林和淑, 小野寺秀俊画像符号化シンポジウム, P4.04, pp. 71-72, 2001/11
ジャイロセンサを用いた動画像圧縮システム中西龍太, 荒本雅夫, 小林和淑, 小野寺秀俊システムとLSIのワークショップ, pp. 263-266, 2001/11
SystemCとBachを用いたLSI設計手法湯山洋一, 高井幸輔, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), ICD2001-156, pp. 133-138, 2001/11
動きベクトル検出用準同期一次元PEアレイの設計柴山武英, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), ICD2000-208, pp. 33-38, 2001/03
SystemCを用いたハードウェア・ソフトウェア協調設計湯山洋一, 高井幸輔, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, A-3-12, pp. 90, 2001/03
SystemCを用いたハードウェア設計 -SystemCのRTL記述からHDLへの変換高井幸輔, 湯山洋一, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, A-3-13, pp. 91, 2001/03
カメラの動きを用いた動き補償の検討中西龍太, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, D-11-47, pp. 47, 2001/03
EBテスタを用いた論理ゲート遅延ばらつき測定手法の検討 李翔, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), vol.VLD-2000-73, pp. 23-28, 2000/11
低ビットレートに適した動画像圧縮-ベクトル量子化による動画像圧縮とカメラベクトルによる動き補償-岩橋卓也, 柴山武英, 李翔, 中西龍太, 高井幸輔, 小林和淑, 小野寺秀俊システムとLSIのワークショップ, pp. 251-254, 2000/11
携帯TV電話に適した16並列パイプラインDSPの設計柴山武英, 江口真, 岩橋卓也, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, pp. C-12-26, 2000/03
ベクトル並列信号処理プロセッサ(VP-DSP)における設計環境小林和淑, 江口真, 岩橋卓也, 柴山武英, 李翔, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), vol.99, no. 658, pp. 23-30, 2000/03
ベクトルDSPを用いた携帯端末におけるテレビ電話システム江口真, 柴山武英, 岩橋卓也, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, pp. C-12-27, 2000/03
実時間動画像圧縮伸長用ベクトル並列信号処理プロセッサVP-DSPの開発岩橋卓也, 江口真, 柴山武英, 李翔, 坂口知靖, 高井幸輔, 小林和淑, 小野寺秀俊システムとLSIのワークショップ, pp. 275-278, 1999/11
強誘電体を用いたビット直列ワード並列型機能メモリの設計藤井芳郎, 野澤博, 小林和淑, 田丸啓吉, 干場一博, 松本功電子情報通信学会エレクトロニクスソサイエティ大会, C-12-84, pp. 182, 1999/03
FPGA設計用統合環境を用いたASIC設計事例小林和淑, 神原弘之, 小野寺秀俊, 田丸啓吉電子情報通信学会技術報告(集積回路設計), pp. 9-14, 1998/12
DRAMベースの加算機能メモリとその動き補償への応用小林幸文, 江口真, 唐忱, 小林和淑, 田丸啓吉システムとLSIのワークショップ, pp. 305-307, 1998/11
DRAMを用いた加算機能メモリ小林幸文, 山岡雅直, 渡辺航也, 小林和淑, 田丸啓吉電子情報通信学会技術報告(集積回路設計), 97-95, pp. 19-26, 1998/10
ベクトル量子化による低ビットレート動画像圧縮に適した低電力メモリベースプロセッサの設計武内昌弘, 寺田晴彦, 小林和淑, 田丸啓吉電子情報通信学会総合大会, C-12-14, pp. 142, 1998/10
DRAMベースの加算機能メモリとその動き補償への応用小林幸文, 江口真, 唐忱, 小林和淑, 田丸啓吉電子情報通信学会技術報告(集積回路設計), pp. 19-26, 1998/10
DRAMを用いた加算機能メモリ山岡雅直, 小林幸文, 小林和淑, 田丸啓吉電子情報通信学会総合大会, C-12-85, pp. 213, 1998/10
階層型ベクトル量子化を用いた低ビットレート動画像圧縮アルゴリズム寺田晴彦, 小林和淑, 田丸啓吉画像符号化シンポジウム, pp. 57-58, 1998/08
ベクトル量子化を用いた低ビットレート動画像圧縮システム小林和淑, 武内昌弘, 寺田晴彦, 小野寺秀俊, 田丸啓吉システムとLSIのワークショップ, pp. 365-370, 1997/11
ベクトル量子化用機能メモリ型並列プロセッサを用いた低ビットレート動画像圧縮システム寺田晴彦, 武内昌弘, 小林和淑, 田丸啓吉画像符号化シンポジウム, pp. 41-42, 1997/10
ベクトル量子化用メモリーベースプロセッサとその動画像圧縮への応用小林和淑, 中村典嗣, 武内昌弘, 田丸啓吉電子情報通信学会総合大会, C-12-31, pp. 167, 1997/10
DRAMを用いた加算機能メモリの設計小林和淑電子情報通信学会技術報告(VLSI設計技術), 97-95, pp. 125-132, 1997/10
ベクトル量子化用機能メモリ型並列プロセッサによる動画像の低ビットレート圧縮システム寺田晴彦, 武内昌弘, 中村典嗣, 小林和淑, 田丸啓吉電子情報通信学会情報通信ソサイエティ大会, D-11-48, pp. 140, 1997/10
加算機能付きメモリの設計小林幸文, 小林和淑, 田丸啓吉電子情報通信学会エレクトロニクスソサイエティ大会, SC-10-6, pp. 196, 1997/10
加算機能付き画像メモリの設計高峰信, 小林和淑, 田丸啓吉電子情報通信学会総合大会, C-599, pp. 215, 1996/10
ビット並列ブロック並列方式による機能メモリ型並列プロセッサの設計山岡雅直, 小林和淑, 田丸啓吉電子情報通信学会総合大会, C-543, pp. 159, 1996/10
機能メモリ型並列プロセッサを用いた動画像のベクトル量子化武内昌弘, 木下雅善, 清水友人, 小林和淑, 田丸啓吉電子情報通信学会総合大会, D-234, pp. 22, 1996/10
機能メモリ型並列プロセッサを用いたベクトル量子化による画像情報の圧縮清水友人, 小林和淑, 田丸啓吉電子情報通信学会エレクトロニクスソサイエティ大会, C-476, pp. 198, 1995/10
BPBP型FMPPを用いたプロセッサボードの設計安慶武志, 小林和淑, 小野寺秀俊, 田丸啓吉電子情報通信学会総合大会, C-595, pp. 188, 1995/10
ベクトル量子化に適した機能メモリ型並列プロセッサの設計木下雅善, 中村典嗣, 小林和淑, 田丸啓吉電子情報通信学会エレクトロニクスソサイエティ大会, C-475, pp. 197, 1995/10
ビット並列ブロック並列型FMPPアーキテクチャをとるプロトタイプLSIチップの概要小林和淑, 小野寺秀俊, 田丸啓吉電子情報通信学会秋季大会, C-488, pp. 166, 1994/10
機能メモリ型並列プロセッサ上での離散余弦変換の実現竹村秀城, 小林和淑, 小野寺秀俊, 田丸啓吉電子情報通信学会春季大会, C-639, pp. 5-207, 1994/10
ビット並列ブロック並列方式による機能メモリ型並列プロセッサFMPPの設計−レイアウト面積および動作速度評価−小林和淑, 小野寺秀俊, 田丸啓吉, 安浦寛人電子情報通信学会春季大会, C-594, pp. 5-224, 1993/10
ビット並列ブロック並列方式による機能メモリ型並列プロセッサの設計小林和淑, 竹村秀城, ワーサリンジュンスワディー, 小野寺秀俊, 田丸啓吉電子情報通信学会技術報告(集積回路設計), SDM93-145, pp. 37-44, 1993/10
FMPP におけるパストランジスタを用いた並列演算手法小林和淑, 小野寺秀俊, 田丸啓吉電子情報通信学会秋季大会, C-431, pp. 5-141, 1993/10
ビット並列ブロック並列方式による機能メモリ型並列プロセッサアーキテクチャーの提案小林和淑, 安浦寛人, 田丸啓吉電子情報通信学会秋季大会, C-594, pp. 209-212, 1993/03
新しい機能メモリの提案とその応用について小林和淑, 田丸啓吉, 安浦寛人電気学会総合大会, C-2-4, pp. 209-212, 1991/09