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リフレッシュ教育資料
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リフレッシュ教育資料
2007年12月19日-20日
Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp)
目次
はじめに
演習の進め方
演習問題, 回答等の配布
例題による演習
FPGAの合成から配置配線までの流れ
Verilog-HDLシミュレーション
QuartusIIによる論理合成とFPGAの配置配線
ボードへのダウンロード
電卓設計演習
5.3節 2桁のBCDを入力して内部で2進数で保存する回路の設計
シミュレーションの方法
Quartusを用いたbinshifttopの論理合成と配置配線
5.4節 演算回路
シミュレーション
Quartusによる合成と配置配線
5.6節 電卓の設計
シミュレーション
Quartusによる合成と配置配線
FPGAボードの仕様
ボードの構成
ボードピン接続表
7セグメントLED
クロック周波数
プッシュスイッチ
注意点
シミュレーションを会社や学校で行うためには
はじめに
シミュレータ
Cver on Cygwin
Cygwinのインストール
GPL Cverのインストール
GTKのインストール
PLIライブラリのインストール
Verilog-XL on Solaris
GTK+他のインストール
ライブラリのインストール
実行シェルスクリプト
Verilog-XL on Linux
ライブラリのインストール
実行シェルスクリプト
PLIファイルのソース
その他
FPGAボード
その他の演習
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