はじめに

本演習では, Verilog-HDLの文法の解説に引き続き, Verilog-HDLをつかった同期回路のハードウエア設計手法を演習により学ぶ. Verilog-HDLから,回路を実際に合成して,その回路をFPGAにダウンロードし,実際にその動作を確かめることで,記述したHDLが,実際にどのように動作するかを自分の目と手を使って確認することができる.

演習の進め方

本演習は,次のような手順で進めていく

1. 簡単な記述済の回路を用いて

   1. シミュレーション
   2. 論理合成
   3. FPGAへの配置配線
   4. ダウンロード

   までの一連の流れを実際に行う.

2. 簡単な10進入力回路からはじめて,最終的には,加減算電卓をVerilog-HDLにより作成し, FPGAにダウンロード,実際に動作させる.

演習問題, 回答等の配布

この他の,講義資料,ならびに演習資料は, htmlにより配布する.

% netscape  file:///home/users11/kobayasi/refresh/index.html
 (netref でもOK)
# 最初は/が3ついるので注意

をターミナルのコマンドラインから実行します.

文字化けが起る場合は,メニューより, View→Encoding→Japanese (Auto-Detect)を実行して下さい.